| Lezioni ed esercitazioni |
Ore |
| Argomenti |
Contenuti specifici |
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| L’architettura base del processore |
L’ISA. I blocchi di controllo e datapath. Controllo hardwired. Controllo microprogrammato.
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10 |
| L’architettura a pipeline |
Struttura della pipeline. Pipeline hazards: structural hazards, data hazards, control hazards. La pipeline per istruzioni a cicli multipli.
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10 |
| Sfruttamento del parallelismo a livello istruzione (ILP) |
Concetti e proprietà principali. Scheduling dinamico: Tomasulo. Branch prediction statico e dinamico. Architetture a Issue Multipla. Approcci evolutivi: le architetture superscalari. Approcci rivoluzionari: le architetture VLIW. Il parallelismo a livello registro. Applicazioni a processori RISC e DSP. |
10 |
| Architetture non convenzionali |
Sistemi per l’elaborazione non algoritmica dell’informazione. Architetture parallele. Processori per i linguaggi ad alto livello.
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10 |
| Totale ore lezioni ed esercitazioni |
40 |
| di cui di esercitazione |
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Ulteriori attività di didattica assistita
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Ore
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| Laboratorio |
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| Seminari e/o testimonianze |
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| Corsi integrativi |
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| Visite guidate |
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| Totale ore dedicate ad altre attività di didattica
assistita |
0 |
| Totale ore complessive |
40
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